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基于安全控制邊界單元的IP核測試封裝方法

文檔作者：俞洋向剛喬立巖文檔來源：哈爾濱工業(yè)大學(xué)自動化測試與控制系		點擊數(shù)：	更新時間： 2021年07月12日
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第3A期
2011年3月
電 子 學(xué) 報
A( 1A ELE( IR0NICA SINICA
V01．39 No．3A
N日r． 20l1
基于安全控制邊界單元的IP核測試封裝方法
俞洋，向 剛，喬立巖
(哈爾濱工業(yè)大學(xué)自動化測試與控制系，黑龍江哈爾濱150001)
摘要： 為了解決測試信息傳遞的問題，IEEE組織推出了IEEE1500 IP(Intellectual Property)核測試封裝標(biāo)準(zhǔn)以
標(biāo)準(zhǔn)化Ⅲ核測試接口．然而該標(biāo)準(zhǔn)給出的典型測試封裝存在由測試數(shù)據(jù)掃描移人造成的不安全隱患．本文提出了一
種基于安全控制邊界單元的lP核測試封裝方法．這種方法的核心思想是在典型的測試封裝邊界單元的基礎(chǔ)上添加一
個CMOS(Complementary Metal Oxide Semiconductor)傳輸門，有效消除了測試過程中掃描移位對被測Ⅲ 核電路的影響．實
驗結(jié)果表明，這種基于安全控制邊界單元的測試封裝能夠在完成測試任務(wù)的同時，有效降低口核輸人端口的測試數(shù)
據(jù)數(shù)據(jù)跳變次數(shù)，使 核處于安全狀態(tài)，還可以降低掃描移位過程中產(chǎn)生的動態(tài)測試功耗．
關(guān)鍵詞： 系統(tǒng)芯片；IEEE 1500標(biāo)準(zhǔn)；測試封裝；傳輸門
中圖分類號： TP391．76 文獻(xiàn)標(biāo)識碼： A 文章編號： 0372 2112(2011)3A-099—05
Secure Test W rapper Design for Embedded I P Cores
YU Yang，XIANG Gang，QIAO Li—yan
(Department ofAutomatic Test and Control，HarbinInstituteofTechnology，Harbin，Heilon~iang 150001，China)
Abstract： The IEEE 1500 standard was proposed to standardize the IP(Intelectual Property)cole test interface to transfer
test information．But the typical II三EE 1500-compliant test wrapper would lead IP cores into an insecure status during SCan shifting．
This paper presented a secure test wrapper design for e ed IP cores，which only inserted a CMOS(Complementary Metal Ox—
ide Semiconductor transmission gate to the test wrapper cell to eliminate the precarious efect幻IP cores．Experiments show that
the proposed test wrapper not only takes less area overhead and time delay．but also Can testthe data path and reduce the data缸ansi—
tions at the input port of IP cores，thus decTeases the dynamic test po wer during scan shifting．
Key words： system-on-a-chip；IEEE 1500 standard；test wr apper；transmi ssion gate
1 引言
隨著集成電路深亞微米制造技術(shù)和設(shè)計技術(shù)的迅
速發(fā)展，集成電路的規(guī)模越來越大，使得原來要由多個
芯片才可以實現(xiàn)的復(fù)雜系統(tǒng)被集成在單個芯片上成為
可能．在這種背景下，基于 核復(fù)用的系統(tǒng)芯片(svs—
tem-On—a-Chip，soc)應(yīng)運而生．
當(dāng)IP核被集成到SOC后，其輸入輸出端口也就嵌
入到SOC中，這樣使得原本可測的端口就失去了原有
的可控性和可觀測性，不能保證已經(jīng)經(jīng)過設(shè)計驗證的
核在嵌入到SOC后不會出現(xiàn)問題．如何通過SOC系
統(tǒng)級的輸人輸出端口實現(xiàn)對各個 核的測試訪問就是
SOC測試所必須解決的核心問題l1 J．目前國際上常采用
的方法是在II)核上加載一個測試封裝_2， ，該測試封裝
不僅能實現(xiàn)SOC中各個Ip核之間的測試隔離，而且能
提供IP核測試數(shù)據(jù)的快速傳輸通道．Marinissen等人提
出的Test Shell1 J以及Vanma等人提出的Test C0uarl j都
是典型的測試封裝結(jié)構(gòu)．IEEE組織也為此制定了】P核
測試標(biāo)準(zhǔn)——IEEE 1500_6I7j，該標(biāo)準(zhǔn)規(guī)定了一種可擴(kuò)展
的測試封裝結(jié)構(gòu)，旨在標(biāo)準(zhǔn)化II)核測試接口，使得 核
的測試變得方便高效，它主要由以下幾部分組成：
(1)串行訪問接El WSP(Wrapper Serial Port)和并行
訪問接口WPP(WrapperParallel Port)，是測試激勵輸入和
測試響應(yīng)輸出的接口；
(2)旁路寄存器WBY(Wrapper Bypass Register)，該寄
存器在測試封裝串行接口的輸入輸出之間提供了一條
數(shù)據(jù)傳輸?shù)目焖偻ǖ溃?
(3)邊界寄存器WBR(Wrapper Boundary Register)由
外圍的邊界單元組成，用于實現(xiàn)IP核的可控性和可觀
測性；
(4)控制接口WIP(Wrapper Instruction Port)和指令寄
存器WlR(Wrapper Instruction Register)，WIP由8個控制
收稿日期：2010-09-01；修回日期：2011-01 04
基金項目：裝備預(yù)研重點基金(No．9140AI7040409HT01)；航天支撐基金(No．2009一HT-HGD-03)
100 電 子 學(xué) 報 2011在
信號組成，這些信號控制WIR的操作．
文獻(xiàn)[8]給出了測試封裝各個部分的設(shè)計過程和
方法．在測試封裝的各個組成部分中，邊界寄存器WBR
由測試封裝邊界單元構(gòu)成，擔(dān)負(fù)著測試數(shù)據(jù)的移入和
移出任務(wù)．文獻(xiàn)[7]給出了IEEE 1500標(biāo)準(zhǔn)規(guī)定的典型
的測試封裝邊界單元，該單元是面積最小的掃描單元，
但是由該單元組成的WBR在掃描操作時會使IP核處
于不安全狀態(tài)，并且?guī)磔^高的動態(tài)功耗．為此，文獻(xiàn)
[9]和[10]提出了一種基于多路選擇器的測試封裝邊界
單元結(jié)構(gòu)，雖然解決了安全移位問題，但會帶來較大的
功能信號延時和面積開銷；文獻(xiàn)[11]詳細(xì)分析了各種端
口的情況，并給出了最小的測試封裝邊界單元庫．
本文首先對IEEE 1500標(biāo)準(zhǔn)給出的典型測試封裝
邊界單元和安全控制測試封裝邊界單元進(jìn)行分析，指
出各自的優(yōu)勢和存在的問題；然后具體描述了本文提
出的基于傳輸門的安全控制邊界單元結(jié)構(gòu)，這種測試
封裝邊界單元結(jié)構(gòu)簡單，能夠彌補(bǔ)已有各種測試封裝
邊界單元的不足，同時保持他們的優(yōu)點；以這種掃描單
元為基礎(chǔ)，設(shè)計了IP核測試封裝，最后通過實驗證明本
文所提出的IP核測試封裝方法在時延，面積開銷以及
減少動態(tài)測試功耗上的優(yōu)越性．
2 測試封裝邊界單元工作原理
為了實現(xiàn)對IP核的測試，測試封裝必須支持以下
四種工作模式：(1)功能模式，核和其他模塊正常工作，
即測試封裝是透明的；(2)掃描測試模式，在這種模式
下，芯片通過測試訪問機(jī)制將測試激勵傳送到II)核的
輸入端口；測試封裝檢測lP核的輸出響應(yīng)，并將其傳送
到測試宿；(3)復(fù)位模式，在這種模式下，芯片上的其他
核處于掃描測試模式，該核自身則處于測試復(fù)位狀態(tài)，
不影響其他IP核的測試；(4)互連測試，在這種模式下，
各IP核處于測試復(fù)位模式，而芯片通過TAM和各IP核
的測試封裝向核與核之間的互連邏輯施加測試激勵并
觀測響應(yīng)．
3 測試封裝邊界單元
3．1 典型測試封裝邊界單元
測試封裝邊界單元能實現(xiàn)測試激勵的施加和測試
響應(yīng)的捕獲，從而實現(xiàn)對1P核的可控制性和可觀測性．
IEEE 1500給出了一種典型
如圖1所示．
該邊界單元中CFI為
功能數(shù)據(jù)輸入端口，CFO為
功能數(shù)據(jù)輸出端口，CTI為
掃描數(shù)據(jù)輸入端口，CTO為
掃描數(shù)據(jù)輸出端口，hold一
圖1 典型的IEEE 1500~試
封裝邊界單元
en為測試允許控制信號，$coj1～en為掃描允許信號，CLK
為時鐘信號．這種結(jié)構(gòu)能夠?qū)崿F(xiàn)功能、移位、捕獲和保
持／施加操作．不同操作的控制信號值列于表1中
表1 不同操作的控制信號值
在掃描移位的過程中，數(shù)據(jù)流是由CTI到CTO．盡
管從理論上，hold—en信號可以取值為0，測試數(shù)據(jù)移位
對被測IP的功能引腳沒有影響．但在實際的測試封裝
設(shè)計過程中，hold—en信號由測試指令譯碼產(chǎn)生．根據(jù)
IEEE1500的推薦電路，
在測試移位和激勵施
加時，hold—en信號始
終保持在高電平，造成
了CFO與CTO的連通，
這樣在掃描移位過程
中，無序的掃描數(shù)據(jù)將
通過CFO端口使II)核 圖2掃描移位狀態(tài)下的數(shù)據(jù)流向
處于某種不安全狀態(tài)，圖2給出了移位狀態(tài)下數(shù)據(jù)的
流向．另外，由于CFO的連續(xù)跳變，使IP核內(nèi)部狀態(tài)也
不斷地變化，從而產(chǎn)生巨大的額外動態(tài)功耗．
3．2 安全控制測試封裝邊界單元
為了解決IEEE 1500典型的測試殼單元的不足，一
種改進(jìn)方法是在CFO之后增加阻隔邏輯，以實現(xiàn)安全
控制．文獻(xiàn)[12]利用或非門實現(xiàn)安全控制．文獻(xiàn)[9]和文
獻(xiàn)[10]則在CFO后增加一個多路選擇器，從而改進(jìn)了
IEEE 1500測試殼單元結(jié)構(gòu)中存在的無序的掃描數(shù)據(jù)帶
來的不安全性和高動態(tài)功耗．這種結(jié)構(gòu)與IEEE 1500典
型測試封裝邊界單元的區(qū)別在于增加了一個控制信號
safe— en和安全值safe，在掃描移位過程中通過safe—en
實現(xiàn)CFO和CTO的隔離，并且CFO輸出安全值safe，從
而使測試封裝掃描鏈與II)核內(nèi)部邏輯的隔離，實現(xiàn)測
試數(shù)據(jù)的安全移位操作，減少移位過程中的動態(tài)功耗．
但是該結(jié)構(gòu)由于增加了一個多路選擇器，使得功能路
徑時延增加，這會影響功能狀態(tài)下功能輸人端口與IP
核內(nèi)部邏輯間的數(shù)據(jù)通信速度，甚至降低芯片的工作
頻率，使測試時間延長，增加測試成本．另外，增加的多
路選擇器也會導(dǎo)致額外的面積開銷．
4 改進(jìn)的測試封裝邊界單元結(jié)構(gòu)
從上面的分析可知，已有文獻(xiàn)提出的測試封裝邊
界單元都有其不足．為了減少時延和面積開銷，本文采
用一種互補(bǔ)金屬氧化物半導(dǎo)體(CMOS，Complementary
第3A 期 俞洋：基于安全控制邊界單元的JP核測試封裝方法 l01
Metal Oxide Semiconductor)傳輸門l1 3¨的方法來實現(xiàn)測試
封裝邊界單元的安全控制．
4．1 CMOS傳輸門
CMOS傳輸門電路和符號如下圖3所示．CMOS傳
輸門由一對互補(bǔ)NMOS和PMOS管并聯(lián)而成．兩個管的
源極相連作為輸入端IN，漏極相連作為輸出端OUT，兩
管的柵極作為控制端，分別作用一對互為反向的控制
電壓GC和／GC，可以控制傳輸門的導(dǎo)通或關(guān)閉．P管和
N管的襯底分別接電源VDD和地端GND．
(口)CMOS傳輸門 (6)邏輯符號
圖3 CMOS傳輸門
傳輸門是一種可控的開關(guān)電路，它接近于一個理
想的電子開關(guān)，開關(guān)接通時自身的電阻很小，相當(dāng)于短
路，而開關(guān)斷開時其電阻很大，相當(dāng)于開路．傳輸門的
開啟和關(guān)閉是由互補(bǔ)脈沖控制的，當(dāng)GC=0，／GC=1
時，傳輸門關(guān)閉，輸出端OUT為高阻態(tài)(Z態(tài))；當(dāng)GC=
1，／GC=0時，傳輸門開啟，OUT=IN．傳輸門的狀態(tài)如
表2所示．
表2 傳輸門的狀態(tài)
signals input output
GC ／OC IN 0UT
O 0
1 0
l l
0 Z
0 1
1 Z
由于MOS管的結(jié)構(gòu)對稱，源極和漏極可以互換，電
流可以從兩個方向流通，傳輸門的輸入端和輸出端可
以互換使用，可以任意把其中一個作輸端，另一個作輸
出端，所以又稱它為雙向開關(guān)．
傳輸門關(guān)閉時，輸出OUT呈高阻態(tài)，也即浮空狀
態(tài)，這同樣會引起lP核內(nèi)部的邏輯混亂，使IP核處于
不安全狀態(tài)．所以必須使傳輸門關(guān)閉時，輸出能夠穩(wěn)定
處于某一確定值．本文提出在傳輸門輸出端增加控制
單元以使其輸出穩(wěn)定．
4．2 控制單元原理
控制單元的結(jié)構(gòu)如下圖4所示．一種控制單元是在
傳輸門的輸出端OUT增加一個PMOS管，構(gòu)成上拉控制
單元，見圖4(a)，通過控制信號cs控制該CMOS管．另
一種控制單元則是通過增加一個NMOS管，構(gòu)成下拉單
元以實現(xiàn)控制功能，見圖4(b)．
圖4中上拉控制單元的控制機(jī)制如下：
(1)當(dāng)傳輸門處于關(guān)閉狀態(tài)，OUT端處于高阻態(tài)時，
將cs賦值為邏輯0，使PMOS管導(dǎo)通，將輸出端OUTPUT
上拉為邏輯1，此時OUT=0U1PUT=1．
(2)當(dāng)傳輸門處于導(dǎo)通狀態(tài)時，控制cs為邏輯1，
PMOS管截止，此時IN=OUT=0urIPuT．
下拉控制單元的控制機(jī)制以此類推：
(1)當(dāng)傳輸門處于關(guān)閉狀態(tài)，OUT端處于高阻態(tài)時，
將cs賦值為邏輯1，使NMOS管導(dǎo)通，將輸出端OUT—
PUT下拉為邏輯0，此時OUT =OU唧IrI1=0．
(2)當(dāng)傳輸門處于導(dǎo)通狀態(tài)時，控制CS為邏輯0，
NMOS管截止，此時IN=OUT =OUI’PUT．
(口)上拽控制單兀 (6)F拉控制單兀
圖4 COMS傳輸門控制單元結(jié)構(gòu)
4．3 基于傳輸門的測試封裝邊界單元
本文提出的測試封裝邊界單元是在典型測試封裝
邊界單元的D觸發(fā)器和選擇器之間增加一個帶下拉控
制單元的CMOS傳輸門，其結(jié)構(gòu)如圖5所示．
圖5 改進(jìn)的測試封裝邊界單元結(jié)構(gòu)(下拉控制)
改進(jìn)的測試封裝邊界單元能夠?qū)崿F(xiàn)功能、移位、捕
獲和保持／施加操作．不同操作下控制信號的值列于表
3中．
表3 改進(jìn)的測試封裝邊界單元的控制信號值
操作 Scan—en hold—en GC ／GC CS
功能 O
移位 l 】 O l 1
捕獲 0 O
施加 0 1 l 0 O
盡管改進(jìn)的測試封裝單元增加了三個控制信號，
但仔細(xì)分析上表可以看出，信號GC=／Scan—en，信號／
GC= CS：Scan— en．因此，新增的控制信號可以在內(nèi)部
通過Scan—en信號得到，／GC和cS可以直接從Scan—en
得到，GC可以由Scan—en取非得到．因此，改進(jìn)的測試
封裝單元不需要額外的譯碼電路產(chǎn)生控制信號．
圖6表示在不同的操作下，測試數(shù)據(jù)的流向圖，圖
中用黑粗線表示．
改進(jìn)測試封裝邊界單元在測試激勵的施加過程
時，需要傳輸門開啟，以便觸發(fā)器通過傳輸門向CFO傳
輸數(shù)據(jù)；而在測試數(shù)據(jù)的移位過程中時，傳輸門則處于
102 電 子 學(xué) 報 2011正
關(guān)閉狀態(tài)，實現(xiàn)CFO和
CTO的阻隔．通過下拉
單元控制，使CFO輸出
固定的低電平，這樣就
可以使IP核處于安全
狀態(tài)，大大減小了被測
II)核內(nèi)部邏輯在掃描
移位時的頻繁跳變產(chǎn)
醋
捕獲 施加
圖6 不同操作下的數(shù)據(jù)流向
生的無用動態(tài)功耗．另一方面，由于傳輸門沒有加在功
能路徑上，因此與安全控制測試封裝邊界單元相比，減
少了功能路徑上的延遲．
5 實驗結(jié)果分析
5．1 測試封裝邊界單元性能評價
衡量測試封裝邊界單元性能優(yōu)劣可從面積開銷，
信號延遲和功耗等幾方面考慮．在目前已經(jīng)提出的方
法中，使用多路選擇器或者或非門(NOR)實現(xiàn)安全控制
是較好的方法之一，NOR由4個晶體管組成，多路選擇
器則更復(fù)雜，而本文提出的傳輸門僅由3個晶體管構(gòu)
成．由于晶體管數(shù)量與面積，功耗基本成正比，因此本
文提出的改進(jìn)的測試封裝邊界單元構(gòu)成的測試封裝將
具有更少的面積和功耗開銷．
表4給出了多路選擇器、或非門和傳輸門在面積、
時延和功耗上的比較，從表中可以看出，傳輸門結(jié)構(gòu)無
論在面積，時延開銷還是功耗上都具有優(yōu)越性
表4 選擇器、或非門與傳輸門的比較
MU)( 或非門 傳輸門
面積(1 m2) O．32 O．28 0．18
時延(ps) 91．28 41．65 22．47
功耗(uw) 20．73 12．34 7．39
5．2 基于安全控制邊界單元的測試封裝性能評價
本文提出的基于傳輸門的安全控制邊界單元解決
了掃描移入過程對被測IP的影響，我們將本文提出的
測試封裝邊界單元應(yīng)用于IP核測試封裝的設(shè)計．
我們知道，掃描移位過程中，測試封裝掃描鏈上將
產(chǎn)生大量的電平翻轉(zhuǎn)．文獻(xiàn)[7]中傳統(tǒng)的測試封裝邊界
單元由于CTO端口和CFO端口的連通，測試封裝掃描
鏈上數(shù)據(jù)的變化將直接影響被測IP輸入端口上數(shù)據(jù)的
變化，使得被測IP處于不安全狀態(tài)，甚至還會在其內(nèi)部
產(chǎn)生很大的額外功耗．因此，本文采用被測IP輸入端口
上數(shù)據(jù)的翻轉(zhuǎn)次數(shù)來衡量被測TP核的安全程度和額外
功耗情況．
實驗在基準(zhǔn)電路集ISCAS’89 EHJ上進(jìn)行，采用
Mintest工具_(dá)1 產(chǎn)生的測試向量．首先來衡量應(yīng)用典型
的測試封裝_7 J、基于多路選擇器的測試封裝l1 、基于或
非門測試封裝l1zJ和本文方法后，被測IP輸入的安全控
制程度．實驗結(jié)果如表5中所示．表5中．第1列是采用
的基準(zhǔn)電路，第2列是測試向量的大小，第3列到第6
列分別是采用典型方法、多路選擇器方法、或非門方法
和本文方法后，加載測試向量時IP核輸人端口狀態(tài)的
翻轉(zhuǎn)次數(shù)．從表中可以看出，多路選擇器方法、或非門
方法和本文方法都能非常有效地消除掃描數(shù)據(jù)對IP核
功能電路的影響．
表5 四種方法在IP核輸入端跳變次數(shù)的比較
基準(zhǔn) 測試數(shù)據(jù) 典型方法[7] MUX[1Ol 或非門[12] 本文方法
電路 (bit) 跳變次數(shù) 跳變次數(shù) 跳變次數(shù) 跳變次數(shù)
s298 425 151 0 0 0
S382 672 209 O O 0
s5378 23754 3 B O O 0
S132o7 16520o 8342 O 0 0
S38584 1991O4 251O4 O O O
表6給出了典型方法、多路選擇器方法、或非門方
法和本文方法在硬件開銷上的比較．表中第1列表示所
采用的電路；第2列是采用典型的測試殼單元進(jìn)行封裝
后，各電路的大??；第3列表示采用多路選擇器方法后
在典型方法基礎(chǔ)上增加的晶體管數(shù)量和增加的面積開
銷比例；第4列表示采用或非門方法后在典型方法基礎(chǔ)
上增加的晶體管數(shù)量和增加的面積開銷比例；第5列表
示采用本文方法后在典型方法基礎(chǔ)上增加的晶體管數(shù)
量和增加的面積開銷比例．從表中可以看出，本文方法
在所增加的硬件開銷上要明顯小于前兩種方法
表6 四種方法在硬件開銷上的比較
MUX[~Ol 或非 3[12 3 本文方法
基準(zhǔn) 典型 增加的 額外面 增加的 額外面 增加的 額外面
電路 方法[7] 晶體管 積開銷 晶體管 積開銷 晶體管 積開銷
數(shù)量 (％) 數(shù)量 (％) 數(shù)量 (％)
S27 876 63 7．20 36 4．11 27 3．08
s382 l129 63 5．58 36 3．19 27 2．39
S5378 12721 588 4．62 336 2．64 252 1．98
S132o7 37492 1064 2．84 608 1．62 456 1．21
s38584 84o86 2030 2．41 l160 1．38 870 1．04
雖然相對于IEEE 1500給出的典型的測試封裝邊
界單元，本文提出的測試封裝邊界單元由于增加了傳
輸門，在面積上會有所增加，但相比已經(jīng)提出的安全控
制測試封裝，本文方法面積增加最?。硗?，本文方法
解決了測試封裝掃描鏈在掃描移位過程中的安全移位
問題，使動態(tài)功耗減少．因此綜合來看，本文提出基于
安全控制邊界單元的測試封裝具有更優(yōu)越的性能．
6 結(jié)論
IP核測試是近幾年SOC測試方面的熱點問題之
一
． 為IP核添加符合IEEE 1500標(biāo)準(zhǔn)的測試封裝是解決
IP核測試復(fù)用的關(guān)鍵．本文提出的基于安全控制邊界
單元的測試封裝在IEEE 1500給出的典型的測試封裝
第3A 期 俞洋：基于安全控制邊界單元的IP核測試封裝方法 103
上進(jìn)行改進(jìn)，在測試封裝邊界單元上增加一個晶體管
級的傳輸門，不僅實現(xiàn)了功能路徑的測試，而且解決了
測試封裝掃描鏈在掃描移位過程中的安全移位問題．
實驗數(shù)據(jù)表明，本文所提出的測試封裝能夠完全解決
掃描移位過程中掃描數(shù)據(jù)對 核功能電路的影響，并
且相比與IEEE1500標(biāo)準(zhǔn)推薦的測試封裝結(jié)構(gòu)，其平均
硬件開銷僅增加了2％左右，相比已有方法具有比較明
顯的優(yōu)勢．因此，本文方法具有一定的實用價值．
參考文獻(xiàn)
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作者簡介
俞洋女，博士，1979年l1月生于黑龍
江大慶市，哈爾濱工業(yè)大學(xué)自動化測試與控制系
講師．主要研究方向為SoC測試與故障診斷技術(shù)
等．
E—mail：yuyanghit53@ 163．com
向剛男，1985年l2月出生于湖北咸寧．
2OO9年畢業(yè)于哈爾濱工業(yè)大學(xué)自動化測試與控
制系．現(xiàn)為哈工大自動化測試與控制研究所碩士
研究生，研究方向為SOC測試．
E-mail：hit—xianggang@ 163．e,om
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